Esta es una implementación en VHDL de un procesador MIPS con pipeline sencillo, lo realice como pasatiempo justo después de mi curso de diseño digital y antes de tomar el curso de arquitectura de computadoras, asi que es probable que mucho de el este mal hecho o sea deficiente, cada carpeta es una etapa del procesador y la mayoría incluye una simulación de su comportamiento, no esta terminado aún, pero algun día lo estará xD.
El proyecto esta hecho en Quartus 13 sp 1, y esta pensado para fpgas de Altera/Intel, aunque portar el código no debería ser complicado.
Cualquier duda puedes escribirme a emilio1625@gmail.com :)
A menos que se indique lo contrario (en archivos generados por Quartus), este código esta liberado bajo la Licencia MIT.