Skip to content

中山大学计算机组成原理实验 (2018 秋):用 Verilog 设计并实现的简易单周期和多周期 CPU

Notifications You must be signed in to change notification settings

Jed-Z/computer-organization-lab

Folders and files

NameName
Last commit message
Last commit date

Latest commit

 

History

10 Commits
 
 
 
 
 
 
 
 

Repository files navigation

计算机组成原理实验(课程项目)

使用 Verilog HDL 实现的简易单周期和多周期 CPU 设计。

  • 中山大学计算机学院
  • 操作系统原理实验(Laboratory of Computer Organization, DCS209)
  • 教师:何朝东
  • 2018-2019 学年第一学期(大二上)

目录说明

这些文件是从 Vivado 2018.1 的工程中提取的,仅保留了.srcs目录。

  • MultiCycleCPU:多周期 CPU 设计与实现。
  • SingleCycleCPU:单周期 CPU 设计与实现。
  • hex_to_7seg:子模块,作用是将十六进制数转换为可供七段数码管显示的编码。

About

中山大学计算机组成原理实验 (2018 秋):用 Verilog 设计并实现的简易单周期和多周期 CPU

Topics

Resources

Stars

Watchers

Forks