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<project source="2.7.1" version="1.0">
This file is intended to be loaded by Logisim (http://www.cburch.com/logisim/).
<lib desc="#Wiring" name="0"/>
<lib desc="#Gates" name="1">
<tool name="AND Gate">
<a name="size" val="30"/>
<a name="inputs" val="2"/>
</tool>
<tool name="XOR Gate">
<a name="size" val="30"/>
<a name="inputs" val="2"/>
</tool>
</lib>
<lib desc="#Plexers" name="2"/>
<lib desc="#Arithmetic" name="3"/>
<lib desc="#Memory" name="4"/>
<lib desc="#I/O" name="5"/>
<lib desc="#Base" name="6">
<tool name="Text Tool">
<a name="text" val=""/>
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="valign" val="base"/>
</tool>
</lib>
<main name="main"/>
<options>
<a name="gateUndefined" val="ignore"/>
<a name="simlimit" val="1000"/>
<a name="simrand" val="0"/>
</options>
<mappings>
<tool lib="6" map="Button2" name="Menu Tool"/>
<tool lib="6" map="Button3" name="Menu Tool"/>
<tool lib="6" map="Ctrl Button1" name="Menu Tool"/>
</mappings>
<toolbar>
<tool lib="6" name="Poke Tool"/>
<tool lib="6" name="Edit Tool"/>
<tool lib="6" name="Text Tool">
<a name="text" val=""/>
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="valign" val="base"/>
</tool>
<sep/>
<tool lib="0" name="Pin">
<a name="tristate" val="false"/>
</tool>
<tool lib="0" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="labelloc" val="east"/>
</tool>
<tool lib="1" name="NOT Gate"/>
<tool lib="1" name="AND Gate"/>
<tool lib="1" name="OR Gate"/>
</toolbar>
<circuit name="main">
<a name="circuit" val="main"/>
<a name="clabel" val=""/>
<a name="clabelup" val="east"/>
<a name="clabelfont" val="SansSerif plain 12"/>
</circuit>
<circuit name="overflow">
<a name="circuit" val="overflow"/>
<a name="clabel" val=""/>
<a name="clabelup" val="east"/>
<a name="clabelfont" val="SansSerif plain 12"/>
<wire from="(60,20)" to="(120,20)"/>
<wire from="(40,130)" to="(100,130)"/>
<wire from="(100,70)" to="(160,70)"/>
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<wire from="(160,110)" to="(160,120)"/>
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<wire from="(60,90)" to="(180,90)"/>
<wire from="(60,20)" to="(60,30)"/>
<wire from="(100,120)" to="(100,130)"/>
<wire from="(80,80)" to="(80,100)"/>
<wire from="(160,20)" to="(160,40)"/>
<wire from="(230,80)" to="(230,100)"/>
<wire from="(40,80)" to="(80,80)"/>
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<wire from="(80,100)" to="(180,100)"/>
<wire from="(80,50)" to="(80,80)"/>
<wire from="(280,70)" to="(300,70)"/>
<wire from="(40,30)" to="(60,30)"/>
<wire from="(100,120)" to="(120,120)"/>
<wire from="(160,40)" to="(180,40)"/>
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<wire from="(160,60)" to="(180,60)"/>
<wire from="(160,110)" to="(180,110)"/>
<wire from="(140,120)" to="(160,120)"/>
<wire from="(230,60)" to="(250,60)"/>
<wire from="(210,50)" to="(230,50)"/>
<wire from="(230,80)" to="(250,80)"/>
<wire from="(210,100)" to="(230,100)"/>
<wire from="(100,70)" to="(100,120)"/>
<wire from="(60,30)" to="(60,90)"/>
<comp lib="1" loc="(140,50)" name="NOT Gate">
<a name="size" val="20"/>
</comp>
<comp lib="1" loc="(210,100)" name="AND Gate">
<a name="size" val="30"/>
<a name="inputs" val="3"/>
</comp>
<comp lib="0" loc="(300,70)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="Overflow"/>
<a name="labelloc" val="north"/>
</comp>
<comp lib="0" loc="(40,130)" name="Pin">
<a name="tristate" val="false"/>
<a name="label" val="MSB_R"/>
<a name="labelloc" val="north"/>
</comp>
<comp lib="0" loc="(40,30)" name="Pin">
<a name="tristate" val="false"/>
<a name="label" val="MSB_A"/>
<a name="labelloc" val="north"/>
</comp>
<comp lib="1" loc="(210,50)" name="AND Gate">
<a name="size" val="30"/>
<a name="inputs" val="3"/>
</comp>
<comp lib="1" loc="(280,70)" name="OR Gate">
<a name="size" val="30"/>
<a name="inputs" val="2"/>
</comp>
<comp lib="1" loc="(140,120)" name="NOT Gate">
<a name="size" val="20"/>
</comp>
<comp lib="0" loc="(40,80)" name="Pin">
<a name="tristate" val="false"/>
<a name="label" val="MSB_B"/>
<a name="labelloc" val="north"/>
</comp>
<comp lib="1" loc="(140,20)" name="NOT Gate">
<a name="size" val="20"/>
</comp>
</circuit>
</project>