关于iTLB设计的疑问

[wangrongwei]

首先，感谢这个有价值的项目。

在这里请教一个问题关于香山iTLB设计，下面这张图显示当前香山的设计区分了大页iTLB和普通页iTLB ，然后我知道的是intel的处理器大多也是这样设计的，但是没有找到如此设计的原因，另外我知道的arm处理器似乎不区分大页iTLB和普通页iTLB（这一点，我不是特别确定，如果有误可以帮忙纠正）。

其实我的疑问就是香山iTLB如此设计有什么原因吗？是参考intel设计，还是因为性能考虑？

感谢！

[Lemover]

香山的itlb一直沿用了最开始的设计，后续没有再改进。一方面是因为对itlb的压力比较小，另一方面是itlb的时序比较紧张，就没有将所有的项都支持大页。简而言之就是，性能够用，为了时序不再复杂化。
在下一代香山设计中，itlb将会采用类似dtlb的设计，提升容量，提高访问l2tlb的并行度，优化时序等等。
欢迎您提出建议。

[wangrongwei]

感谢答疑，不过还想再问点细节

“一方面是因为对itlb的压力比较小，”
这里的压力是指什么？是指对2M iTLB的压力比较小？

“另一方面是itlb的时序比较紧张，就没有将所有的项都支持大页。简而言之就是，性能够用，为了时序不再复杂化。”
这里的“时序比较紧张”和“时序不再复杂化”是不是都是出于iTLB延迟的考虑？我理解让iTLB entry支持多种页后需要引入的新逻辑判断之类的，这样以来可能会对增大iTLB遍历延迟或者未命中惩罚，我这样理解是否可以？

感谢！

[Lemover]

您提到的两个问题：

1. 我们的性能测试基准目前以spec cpu 2006为主，对2MB/1GB的使用很少，对2MB项的需求因此也比较少。和您说的相似。
2. 增加多种页面大小，会增加判断逻辑，时序会增加。也意味着itlb的项数不能无脑增加。iTLB的访问是全相联的，是并行访问的，所以不会有遍历的问题。然后您提到的未命中惩罚，主要来自于访问l2tlb的延迟，和itlb关系比较小。

iTLB实际上处于勉强应付的状态（miss rate还比较低），下一版香山会对iTLB进行优化。